技术与材料优化 半导体制程超越物理线宽极限

运用新材料、新制程与新结构，持续挑战进阶线宽半导体制作需求。Applied Materials

半导体科技发展一向与摩尔定律(Moore’s Law)趋势相去不远，但随着生产技术持续优化，加上新一代材料科技导入半导体纳米制程，半导体的节点持续挑战物理极限！而在半导体制程进入7纳米节点后，不仅制程前段、后段会面临更挑战，半导体设计也必须考量新构架、金属导线材料，才能在兼顾运算性能、功耗与元器件尺寸上达到成品的最佳表现。

在TSMC预告2017年Q2量产10nm半导体芯片、预定7nm半导体制程将在2018年上半年进行量产、Intel也预计将10nm制程产品量产时程安排于2017下半年进行，甚至Samsung更号称在全版极紫外光(Extreme Ultraviolet；EUV)技术加持下，预计在2018年下半年量产7nm制程产品，6nm、5nm半导体制程预计2019年导入量产，其实在制程能顺利进入10nm甚至是更高端的7、6、5nm制成关键，不仅是制程需要导入更新颖的技术进行加工制造外，材料科技也需要同步升级才能实现高端制程的量产需求。

7nm制程技术才是半导体大厂决胜点

比较这几家大型半导体业者的制程导入时间表，可以发现Samsung预估的高端制程远远超越TSMC、Intel；但若就产量角度观察，以TSMC与Intel较能作为市场半导体高端制程实际量产基准点。

不管是TSMC、Intel或是Samsung，大多有志一同认为关键制程的瓶颈会在于7nm产品的量产才是技术决胜点，而要突破7nm制程在良率、成本等量产需求上，在制程技术与材料都需要搭配更大跨度的技术与材料优化，才能竟其功。

尤其在过往，推展90nm制程，半导体业界就曾发出90nm制程已经达到物理极限、摩尔定律已无法再有新的突破，但实际上在制程技术推陈出新、新的半导体架构与新材料导入，不仅将半导体量产方向推至10nm新极限，甚至2018年就可能会有6nm、5nm节点制程的半导体被量产推出，发展速度已超乎业者想像。

而半导体制程技术不仅在前段元件部分制程、与后段金属导线打线制程等，都需要因应7nm制程需以更新颖的制作条件或方案对应，才可能把制程再次推到极限。

微缩线宽 增加半导体内单位体积晶体管数

半导体前段制程的挑战，不外乎是持续微缩闸极线宽、并在固定单位体积下增晶体管数量。但现实是随着闸极线宽设计缩小，也将导致氧化层厚度缩减，结果将突显绝缘效果降低的设计问题，绝缘问题也会产生漏电流过大的副作用。

其实，半导体制造业者早在28nm制程节点尝试导入高介电常数之金属闸极(High-k Metal Gate，HKMG)制程，透过闸极导入高介电常数材料进而提升电容值、获得降低漏电流设计效果。

另一个思考点为增加绝缘层之表面积，进而达到改善漏电流现象的技术方案，如采鳍式场效晶体管(Fin Field Effect Transistor；FinFET)方案，透过增加绝缘层之表面积提升电容值、从而达到降低漏电流功效，该制程之成品自然可因此获得降低功耗设计目的。

尤其是在5nm以下的高端制程工序，为加强绝缘层效用，采全包复式的闸极(Gate All Around；GAA)优化制程可改善高介电常数材料的物理限制，即便全覆式闸级方案效益显着，实际在在线制程会因为闸级结构趋复杂，将导致机械研磨／化学研磨／蚀刻或材料沉积等制程加工难度提升。

同时，制成品在加工工序完成后需再经过缺陷检测(Defect Inspection)验证完成品质，也会因为材料加工复杂化导致验证难度提升，压缩成本的目标增添更多实践难度。

运用矽锗、III-V族材料  跨越矽材料特质限制

过去的半导体制作成品，信号通道所使用的半导体材料多为「矽」，但随着半导体要求的传输速度需求门槛加大，矽材料的电子迁移率(Electron Mobility)已无法达到基本要求，找寻更高速的传输材料刻不容缓。

一般在10nm或更进阶的半导体制程，采行矽锗(SiGe)或III-V族等高电子(电洞)迁移率材料，已有逐步取代矽材料的趋势例如，使用矽锗(SiGe)为主的通道设计，可有效改善7？10nm元件的传输效能，锗半导体的电子迁移率大约可达到矽设计材质的6倍电洞迁移率(Hole Mobility)。

在材料特性上，III-V族的电子迁移率较锗材料表现更佳，一般约是矽材料的10到30倍表现，但比较可惜的是III-V族材料之电洞迁移率低。

材料若无法整合成元件，毕竟还只是实验室的产物，最终的效益能否发挥仍须看成品实作的效益，以前述讨论的SiGe或是III-V族材料特性，的确可以在原材料特性找到矽材料的半导体开发突破点，但在实作量产元件仍有诸多挑战。

例如，想将SiGe或III-V族特性导入现行CMOS半导体制程就有相当多技术瓶颈须突破，像是非矽材料的信道材料，要怎麽克服不同材料整合的热膨胀系数差异、晶型／晶格常数等，在大面积之矽基板如何处理均匀植入的制作需求？另 III-V族材料、锗材料之能隙(Bandgap)较窄，在极小线宽的半导体设计需求会产出元件更容易出现漏电流的问题产生，若无法有效克服也会导致元件的功耗问题。

半导体实作量产  仍面临材料、微影技术挑战

其实早期半导体制程是运用铝作为导线材质，在IBM积极开发尝试导入高导电特性的铜材料取代，作为导线材料后，金属导线之电阻率获得改善、信号传输速度提升、功耗降低等效益发挥。

但在新制程使用铜材料并不见得能获得想得到的材料效果，因为铜离子之扩散系数高，易导致半导体制成品的电性产生飘移，因此IBM再研制Dual Damascene技术先应用蚀刻制程制作出半导体内金属导线所需沟槽与孔洞，再透过沉积制法处理一层薄阻挡层与衬垫层后、再将铜材料回填以防止铜离子扩散问题影响半导体制成品的电性飘移问题。

半导体微缩制程，首要面对的即是线宽必须大幅缩小，目前IC量产采行的微影和蚀刻制程技术挑战相当高，尤其是在曝光显影光阻材料(Photo Resist，PR)的选择、线宽一致性(Uniformity)等，将直接影响蚀刻制程实际的加工成果，尤其是晶圆制程要求的高规格导线的线边缘粗糙度(Line Edge Roughness；LER)、导线蚀刻的临界尺寸(Critical Dimension；CD)与整个晶圆其他制品材料处理的一致性表现要求，不仅制作难度大、技术也必须达到高标准要求。