Cadence获得台积电7nm制程技术认证

益华电脑(Cadence Design Systems, Inc.)宣布与台积电(TSMC)取得多项合作成果，进一步强化针对移动应用与高效能运算(HPC)平台上7nm FinFET设计创新。Cadence数码、签核与定制？类比工具已就TSMC 7nm制程取得v1.0设计规则手册(DRM)及SPICE认证。

Cadence亦提供全新制程设计套件(PDK)解决方案，有助于在TSMC 7nm制程的设计上获致最佳功率、效能与空间(PPA)表现。此外，Cadence更强化7nm定制设计参考流程(CDRF)及元件库特徵化流程，并已有客户完成7nm DDR4 PHY IP的采用。

Cadence提供从设计实现到最终签核的全套整合数码流程，并已于7nm制程获得TSMC认证。此项数码流程包括Innovus设计实现平台、Quantus QRC萃取解决方案、Tempus时序签核解决方案、Voltus IC电源完整性解决方案、Voltus-Fi定制电源完整性解决方案、实体验证系统(PVS)及布局依赖效应(LDE)电性分析器。

对于TSMC 7nm HPC平台的支持包括Genus合成解决方案的via-pillar建模以及完整的via-pillar设计实现与签核环境。此外，工具中的时脉网格处理及汇流排布线能力支持高效能元件库，有助于提升PPA并减少电迁移(EM)。这些功能不仅帮助顾客成功设计先进节点系统，亦有助减少重复并达成成本与效能目标。

取得认证的定制？类比工具包括Spectre加速平行模拟器(APS)、Spectre eXtensive分割模拟器(XPS)、Spectre标准模拟器、Virtuoso布局套装、Virtuoso原理图编辑器以及Virtuoso 类比设计环境(ADE)。7nm制程的强化包括先进元件挑选和加速定制设置，以及帮助顾客改善产能并满足功率、多重曝光、密度及EM要求的布线流程。

Cadence以加强版定制设计参考流程(CDRF)解决7nm定制及混合信号设计难题。CDRF的先进方法和功能经由一系列深入的「如何」电路设计、布局实施及签核与验证模块来达成改善产能的目标。

电路设计模块包含「如何」主题，例如利用模块产生器(ModGen)限制以及TSMC PDK以元件阵列撷取原理图、功能验证、良率预估与优化以及最新可靠度分析。在签核验证方面，实体验证模块强调设计规则与布局验证(LVS)检查、签核寄生萃取，以及电迁移和IR压降(EM/IR)签核检查。

布局实施模块包括FinFET元件设置的连通性及限制条件驱动布局，帮助设计人员避免违反设计规则并解决布局依存效应(LDE)。布线模块提供颜色区分的流程以及创新轨道图形系统，有助于缩短设计时间，缓和寄生效应并帮助设计人员避免EM问题。

除了工具认证之外，Cadence Virtuoso Liberate特徵化解决方案及Virtuoso Variety统计式特徵化解决方案皆已通过验证，可提供TSMC 7nm制程的Liberty元件库，包括先进时序、杂讯及功率模型。这套解决方案运用创新方法掌握Liberty变动格式(LVF)特徵，实现制程变动签核，且能够创造EM模型，达成信号EM优化与签核。

身为DDR控制器及PHY IP的领导者，Cadence业已于从28HPM/28HPC/28HPC+到16FF+/16FFC节点的多代TSMC制程技术部署其DDR4 PHY及LPDDR4 PHY。经由与TSMC和客户的密切合作，Cadence已于2016年第4季就其使用7nm制程节点的旗舰DDR4 PHY发单下线，核心顾客亦已将7nm DDR PHY整合于其企业级SoC中。

Cadence数码与签核事业群暨系统与验证事业群执行副总裁兼总经理Anirudh Devgan博士表示，「TSMC的最新制程进展结合了Cadence强大的工具及IP，为彼此的共同客户提供最佳先进节点设计解决方案。此项认证及v1.0 制程成熟里程碑代表我们已经做好准备，能够满足7nm制程创新客户的制造需求。」