SCR架构ESD保护元件的闩锁效应

图2：AZ5B75-01B TLP I-V曲线。

现今先进制程的进步对于芯片中的高速界面的影响与日俱增。由于制程微缩使得芯片对于ESD/EOS的耐受力下降以致于更容易受到外在突波损伤，设计研发足以面对这种趋势的保护元件益发成为IC设计工程师的挑战。当我们使用具有SCR(Silicon Controller Rectifier)结构的ESD保护元件时，其I-V曲线具有snap-back的特性，可以获致较好的箝位电压表现，然而在使用SCR架构TVS时更需要注意操作电压是否挑选正确。本文将会说明SCR 架构之ESD保护元件特殊的I-V特性与闩锁效应的关系，阐述发生闩锁效应的条件以及如何避免发生闩锁效应。

闩锁效应的定义

要形成闩锁效应必须透过突波的触发使保护元件进入导通状态，像是ESD、surge、或是EMI造成的感应电压等。如闩锁效应被触发，即使是外界的突波已经衰减，但ESD元件依旧会处于导通的状态，这就是闩锁效应典型的现象。(如图1)

如果外界的能量来源提供足够的bias电压(Vbias)及bias电流(Ibias)施加在TVS之上，如此将会使元件持续维持在导通状态无法被截止。需同时满足以下两个条件才能使元件持续发生闩锁效应：(1)Vbias > Vhold和(2)Ibias > Ihold。如果要将闩锁效应解除，必须使系统断电，亦或使Vbias < Vhold或是Ibias < Ihold。TVS持续在导通状态会使得电流大量经由TVS流向GND，使得TVS持续升温甚至使得TVS和IC烧毁。另一个显着的影响是由于TVS持续导通的关系，信号线或电源的位准被箝制在低电压，使得信号无法正常传输或是电源平面无法达到正常的电压位准，造成系统异常及毁损。

如何降低闩锁效应的风险？

由于CMOS制程持续不断的推陈出新，使得IC本体的ESD耐受度不若以往，所以改善外部TVS保护元件的箝位电压(Vclamp)就扮演着更重要的角色。

但如果为了追求更低的箝位电压而使得Vhold < Vbias，TVS将曝露在发生闩锁效应的风险之下。TVS的安全操作区间介于信号传输的电压区间(VDD+10% )以及后端IC发生硬件毁损的电压区间(Vmax)之间。晶焱科技确保TVS的Vhold必须大于Vbias以提供客户无闩锁效应风险的TVS。

闩锁效应的真实案例

USB Type-C现今已广泛被应用于各式电子产品之中。其中在Type-C连接器中的CC脚位可被用来侦测识别外部的装置，而CC脚位最高可达5.5V的电压位准。TVS晶焱科技设计一套实验来证明SCR TVS如不符合Vbias < Vhold，将有极大风险发生闩锁效应。我们取用一TVS(非晶焱科技产品)其Vhold=2.5V < Vbias =5V=VDD来进行实验。我们使用电源供应器施加5V/30mA的能量，并使用静电枪触发此TVS。

在ESD突波注入使得TVS导通之后，我们发现到原5V的位准陡降至其Vhold的位准2.3V。此现象不仅影响了正常的信号传输，也会使得TVS曝露在烧毁的风险中。此实验点出了Vrwm是TVS规格书中一个很关键的参数。举例来说，有的规格书中会标注其操作电压为Vrwm=5V但Vhold=2.5V。在此条件下如系统工程师使用此颗元件用于直流电源或是具有高直流电流的应用线路上，将使得TVS有很高的风险会发生闩锁效应。我们另外参考以下的实验。晶焱科技使用AZ5B75-01B来进行相同的实验，AZ5B75-01B的特性为Vhold > Vrwm。(如图2)

我们同样注入ESD突波至AZ5B75-01B并观察单体的反应。经实验后发现AZ5B75-01B持续维持在5V的位准，没有任何异常现象。

晶焱科技保证不提供具有latch up风险的产品，在设计时即确保Vhold > Vrwm来隔绝任何发生闩锁效应的可能性。无闩锁效应风险的 TVS可以确保系统产品的稳定运作，正因如此采用晶焱科技的产品将是您最好的选择。