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三维单晶集成的概念验证

  • 林育中

三维单晶集成目前各家的指涉还有所分歧,有很多技术的改进空间。MonolithIC 3D Inc.

慢慢的,新闻及文献中的三维单晶堆叠(3D monolithic stacking)开始转化为三维单晶集成(3D monolithic integration)了,主要是避免与以封装为主要手段的三维芯片堆叠混淆,虽然二者都是异质集成时代的重要技术。

用封装来集成三维堆叠芯片的,由多数个已完成单片制程的芯片堆叠,上下几层芯片之间的联机靠矽穿孔(Through Silicon Via;TSV);三维单晶集成顾名思义只有单一芯片,但是于其上可以有各种手段增长各层同质或异质的芯片,执行不一样的模块功能。而层与层之间金属联机的连接则靠层间孔(Inter-Layer Via;ILV)来处理。TSV与ILV之间密度有很大的差距:TSV的间距大概在10 μm左右,ILV则在数十nm之谱,二者之间密度差了近千倍,而且ILV联机都在同一芯片上,性能的优异自不待言。

有好处的当然有难处,否则也不会被列为未来科技重要课题。三维单晶集成的最大挑战之一在于热积存(thermal budget)的控制。传统CMOS的制程温度髙达1000度,一般的逻辑线路在400度左右就会受影响,所以三维单晶集成中CMOS的制层得放在最底层先做完。但这不只限制狭义的逻辑线路,许多上层结构中所需要的CMOS也必须在这一层考虑、设计进去。譬如上层若有存储器1T1X的结构(T是晶体管,X是存储器单元),晶体管就得在底层先做好,其它如存储器单元中的感应放大器(sense amplifier)、存储器的复用器(multiplexer)等周边线路也需要遵守相同考虑。底层以上的各层目前受限于此条件,只能是低温制程的元件。

7月在DARPA ERI会议Max Schulaker展示了他计划的成果,这成果很能说明三维单晶集成的样态。这想法是他团队在2017年发表在《Nature Letter》上的,进入DARPA ERI计划仅一年,但是现在已在SkyWater Foundry以90 nm的制程做出来了。

最底层自然是CMOS和逻辑元件。最上层—也就是第4层—是纳米碳管场效晶体管(Carbon Nanotube FET;CNFET),功能是气体传感器。底下一层(第3层)是RRAM,记忆从传感器经由ILV直接送下来的资料。第2层还是CNTEF,但是功能是分类加速器(classification accelerator),做计算的,依RRAM中资料分类传感器所侦测到的气体。

这个元件虽然功能比较简单,却是一个不折不扣用三维单晶集成的异质集成产品,长期目标是用90 nm的制程达到7 nm制程效能的50倍。3~5年后,CMOS的gate count要达到50M,非挥发性存储器容量要达4GB,互联资料速率到50Tb/s,互联的能效达2pJ/bit,这目标实在髙远。

三维单晶集成现在刚发轫,代工做出来的第一个产品只是概念可行性的印证。有很多技术的改进空间,譬如第二层以上的物质还是可以用矽基底的线路,先在矽上制程上做到某一阶段,然后转印(transfer)到底层-也是矽的线路上。转印这技术已开始进入二维材料的领域,将二维材料转印到矽基板上。用在三维单晶集成也看似理所当然,而转印与芯片粘著(bonding)中间效果的差距就是ILV与TSV中间效能的差距。这技术有可能缓解对于上层元件热积存的限制,对于三维单晶集成的应用领域有机会大幅拓展。

三维单晶集成目前各家的指涉还有所分歧,但这也是技术创新迭起导致的现象。我对于这条路寄予厚望。

现为DIGITIMES顾问,1988年获物理学博士学位,任教于中央大学,后转往科技产业发展。曾任茂德科技董事及副总、普天茂德科技总经理、康帝科技总经理等职位。曾于 Taiwan Semicon 任咨询委员,主持黄光论坛。2001~2002 获选为台湾半导体产业协会监事、监事长。现在于台大物理系访问研究,主要研究领域为自旋电子学相关物质及机制的基础研究。